長青數碼 2022-07-18

CPU 從誕生至今已經走過了20 餘年的發展歷程，C PU 的製造工藝和製造技術也有了長足的進步和發展。在介紹C PU 的製造過程之前，有必要先單獨地介紹一下C PU 處理器的構造。

從外表觀察，C PU 其實就是一塊矩形固狀物體，透過密密麻麻的眾多管腳與主機板相連。不過， 此時使用者看到的不過是C PU 的外殼，用專業術語講也就是C PU 的封裝。

而在CPU 的內部，其核心則是一片大小通常不到1/4 英寸的薄薄的矽晶片（英文名稱為D ie，也就是核心的意思，P Ⅲ C o p p e r m i ne 和Duron 等C PU 中部的突起部分就是Die）。可別小瞧了這塊面積不大的矽片，在它上面密不透風地佈滿了數以百萬計的電晶體。這些電晶體的作用就好像是我們大腦上的神經元，相互配合協調，以此來完成各種複雜的運算和操作。

矽之所以能夠成為生產CPU核心的重要半導體素材，最主要的原因就是其分佈的廣泛性且價格便宜。此外，矽還可以形成品質極佳的大塊晶體，透過切割得到直徑8 英寸甚至更大而厚度不足1 毫 米的圓形薄片，也就是我們平常講的晶片（也叫晶圓）。一塊這樣的晶片可以切割成許多小片，其中 的每一個小片也就是一塊單獨C PU 的核心。當然，在執行這樣的切割之前，我們也還有許多處理工 作要做。

Intel 公司當年釋出的4004 微處理器不過2300 個電晶體，而目前P Ⅲ銅礦處理器所包含的電晶體 已超過了2000 萬個，整合度提高了上萬倍，而使用者卻不難發現單個CPU 的核心矽片面積絲毫沒有增 大，甚至越變越小，這是設計者不斷改進製造工藝的結果。

除了製造材料外，線寬也是CPU 結構中的重要一環。線寬即是指晶片上的最基本功能單元閘電路 的寬度，因為實際上閘電路之間連線的寬度同門電路的寬度相同，所以線寬可以描述製造工藝。縮 小線寬意味著電晶體可以做得更小、更密集，可以降低晶片功耗，系統更穩定，C PU 得以執行在更 高的頻率下，而且可使用更小的晶圓，於是成本也就隨之降低。

隨著線寬的不斷降低，以往晶片內部使用的鋁連線的導電效能已逐漸滿足不了要求，未來的處理器將採用導電特性更好的銅連線。AMD 公司在其面向高階的Athlon 系列Thunderbird（雷鳥）處理器 的高頻率版本中已經開始採用銅連線技術。這樣複雜的構造，大家自然也就會更關心“CPU 究竟是 怎麼做出來的呢”。客觀地講，最初的C PU 製造工藝比較粗糙，直到電晶體的產生與應用。眾所 周知，C PU 中最重要的元件就屬晶體管了。電晶體就像一個開關，而這兩種最簡單的“開和關” 的選擇對應於電腦而言，也就是我們常常掛在嘴邊的“0 和1 ”。明白了這個道理，就讓我們來看 看C PU 是如何製造的。

一、C P U 的製造

1。切割晶圓

所謂的“切割晶圓”也就是用機器從單晶矽棒上切割下一片事先確定規格的矽晶片，並將其劃 分成多個細小的區域，每個區域都將成為一個C PU 的核心（D i e）。

2。影印（P h o t o l i t h o g r a p hy）

在經過熱處理得到的矽氧化物層上面塗敷一種光阻（Photoresist）物質，紫外線透過印製著CPU 復 雜電路結構圖樣的模板照射矽基片，被紫外線照射的地方光阻物質溶解。

3。蝕刻（E t c h i n g）

用溶劑將被紫外線照射過的光阻物清除，然後再採用化學處理方式，把沒有覆蓋光阻物質部分 的矽氧化物層蝕刻掉。然後把所有光阻物質清除，就得到了有溝槽的矽基片。

4。分層

為加工新的一層電路，再次生長矽氧化物，然後沉積一層多晶矽，塗敷光阻物質，重複影印、 蝕刻過程，得到含多晶矽和矽氧化物的溝槽結構。

5。離子注入（I o n I m p l a n t a t i o n）

透過離子轟擊，使得暴露的矽基片區域性摻雜，從而改變這些區域的導電狀態，形成閘電路。 接下來的步驟就是不斷重複以上的過程。一個完整的C PU 核心包含大約20 層，層間留出視窗， 填充金屬以保持各層間電路的連線。完成最後的測試工作後，切割矽片成單個CPU 核心並進行封裝， 一個C PU 便製造出來了。

另外，除了上述製造步驟外，生產C PU 的環境也十分重要，超潔淨空間是C PU 製造的先決條 件。如果拿微處理器製造工廠中生產晶片的超淨化室與醫院內的手術室比較的話，相信後者也是 望塵莫及。作為一級的生產晶片超淨化室，其每平方英尺只允許有一粒灰塵，而且每間超淨化室 裡的空氣平均每分鐘就要徹底更換一次。空氣從天花板壓入，從地板吸出。淨化室內部的氣壓稍 高於外部氣壓。這樣，如果淨化室中出現裂縫，那麼內部的潔淨空氣也會透過裂縫溜走，以此 來防止受汙染的空氣流入。 同時，在處理器晶片製造工廠裡，I n t el 公司的上千名員工都身穿一 種特殊材料製造的“兔裝”工作服。這種“兔裝”工作服其實也是防塵的手段之一，它是由一 種極其特殊的非棉絨、抗靜電纖維製成，可以避免灰塵、髒物或其他汙染源損壞生產過程中的計 算機晶片。兔裝可以穿著在普通衣服的外面，但必須經過含有54 個單獨步驟的嚴格著裝檢驗程式，而且當著裝者每次進入和離開超淨化室時都必須重複這個程式。

二、C P U 的封裝

自從I n t el 公司1971 年設計製造出4 位微處理器晶片以來，在20 多年裡，CPU 從Intel 4004 、

8 0 2 86 、8 0 3 86 、8 0 4 86 發展到P e n t i um 、P Ⅱ、P Ⅲ、P4，從4 位、8 位、16 位、32 位發展到 64 位；主頻從MHz 發展到今天的GHz；CPU 晶片裡整合的電晶體數由2000 多個躍升到千萬以上；半導體制 造技術的規模由S SI 、MSI 、LSI 、V L S I（超大規模積體電路）達到U L SI 。封裝的輸入/輸出（I /O）引 腳從幾十根，逐漸增加到幾百根，甚至可能達到2 0 00 根。這一切真是一個翻天覆地的變化。對於CPU，讀者已經很熟悉了，2 86 、3 86 、486 、P e n t i um 、P Ⅱ、C e l e r on 、K6 、K 6 -2 、A t h l on …… 相信您可以如數家珍似地列出一長串。但談到C PU 和其他大規模積體電路的封裝，知道的人未必很 多。

所謂封裝是指安裝半導體積體電路晶片用的外殼，它不僅起著安放、固定、密封、保護晶片 和增強導熱效能的作用，而且還是溝通晶片內部世界與外部電路的橋樑——晶片上的接點用導線連線 到封裝外殼的引腳上，這些引腳又透過印刷電路板上的導線與其他器件建立連線。因此，封裝對CPU 和其他LSI（Large Scale Integration）積體電路都起著重要的作用，新一代C PU 的出現常常伴隨著 新的封裝形式的使用。

晶片的封裝技術已經歷了好幾代的變遷，從D IP 、Q FP 、P GA 、B GA 到C SP 再到M CM，技術指標

一代比一代先進，包括芯片面積與封裝面積之比越來越接近於1 ，適用頻率越來越高，耐溫效能越 來越好，引腳數增多，引腳間距減小，重量減小，可靠性提高，使用更加方便等等。下面將對具體的`封裝形式作詳細說明。

1 。D IP 封裝

20 世紀70 年代流行的是雙列直插封裝，簡稱DIP（Dual In-line Package）。D IP 封裝結構具有 以下特點：

（1）適合PCB（印刷電路板）的穿孔安裝；

（2）比TO 型封裝易於對PCB 佈線；

（3）操作方便。

D IP 封裝結構形式有：多層陶瓷雙列直插式DIP，單層陶瓷雙列直插式DIP，引線框架式DIP（含 玻璃陶瓷封接式，塑膠包封結構式，陶瓷低熔玻璃封裝式）等。

衡量一個晶片封裝技術先進與否的重要指標是芯片面積與封裝面積之比，這個比值越接近1 越 好。以採用40 根I/O 引腳塑膠雙列直插式封裝（P D I P）的CPU 為例，其芯片面積/封裝面積=（3 × 3 ）/（1 5 。24 ×5 0 ）=1 ：86，離1 相差很遠。不難看出，這種封裝尺寸遠比晶片大，說明封裝效率 很低，佔去了很多有效安裝面積。I n t el 公司早期的C PU，如8 0 86 、8 0 2 86，都採用P D IP 封裝 （塑膠雙列直插）。

2。載體封裝

20 世紀80 年代出現了晶片載體封裝，其中有陶瓷無引線晶片載體LCCC（Leadless Ceramic Chip Carrier）、塑膠有引線晶片載體PLCC（Plastic Leaded Chip Carrier）、小尺寸封裝SOP（Small OutlinePackage）、塑膠四邊引出扁平封裝PQFP（Plastic Quad Flat Package）。

以0 。5 mm 焊區中心距、208 根I/O 引腳QFP 封裝的CPU 為例，如果外形尺寸為2 8 mm ×2 8 mm，芯

片尺寸為1 0 mm ×1 0 mm，則芯片面積/封裝面積=（10 ×1 0 ）/（28 ×28）=1：7。8，由此可見Q FP 封裝比DIP 封裝的尺寸大大減小。Q FP 的特點是：

（1）用SMT 表面安裝技術在PCB 上安裝佈線；

（2）封裝外形尺寸小，寄生引數減小，適合高頻應用；

（3）操作方便；

（4）可靠性高。

Intel 公司的8 0 3 86 處理器就採用塑膠四邊引出扁平封裝（P Q F P）。

3 。B GA 封裝

20 世紀90 年代隨著整合技術的進步、裝置的改進和深亞微米技術的使用，LSI 、V L SI 、U L SI

相繼出現，晶片整合度不斷提高，I /O 引腳數急劇增加，功耗也隨之增大，對積體電路封裝的 要求也更加嚴格。為滿足發展的需要，在原有封裝方式的基礎上，又增添了新的方式——球柵 陣列封裝，簡稱B G A （B a l l G r i d A r r a y P a c k a g e）。BGA 一出現便成為C PU 、南北橋等V L SI 芯 片的最佳選擇。其特點有：

（1 ）I /O 引腳數雖然增多，但引腳間距遠大於QFP，從而提高了組裝成品率；

（2）雖然它的功耗增加，但BGA 能用可控塌陷晶片法焊接，簡稱C4 焊接，從而可以改善它的電熱

效能；

（3）厚度比QFP 減少1/2 以上，重量減輕3 /4 以上；

（4）寄生引數減小，訊號傳輸延遲小，使用頻率大大提高；

（5）組裝可用共面焊接，可靠性高；

（6 ）B GA 封裝仍與Q FP 、P GA 一樣，佔用基板面積過大。

Intel 公司對整合度很高（單晶片裡達3 00 萬隻以上電晶體）、功耗很大的CPU 晶片，如P e n t i um 、 P e n t i u m P ro 、P e n t i u m Ⅱ採用陶瓷針柵陣列封裝（C P G A）和陶瓷球柵陣列封裝（CBGA），並在外殼上 安裝微型排風扇散熱，從而使C PU 能穩定可靠地工作。

4。面向未來的封裝技術

B GA 封裝比Q FP 先進，更比P GA 好，但它的芯片面積/封裝面積的比值仍很低。

T e s s e ra 公司在BGA 基礎上做了改進，研製出另一種稱為μBGA 的封裝技術，按0 。5 mm 焊區中心距，芯片面積/封裝面積的比為1 ：4，比B GA 前進了一大步。

1994 年9 月，日本三菱電氣研究出一種芯片面積/封裝面積=1：1。1 的封裝結構，其封裝外形尺寸只 比裸晶片大一點點。也就是說，單個IC 晶片有多大，封裝尺寸就有多大，從而誕生了一種新的封裝 形式，命名為晶片尺寸封裝，簡稱CSP（Chip Size Package 或Chip Scale Package）。CSP 封裝具有以 下特點：

（1）滿足了LSI 晶片引出腳不斷增加的需要；

（2）解決了IC 裸晶片不能進行交流引數測試和老化篩選的問題；

（3）封裝面積縮小到BGA 的1 /4 甚至1 /10，延遲時間大大縮小。

曾有人想，當單晶片一時還達不到多種晶片的整合度時，能否將高整合度、高效能、高可靠 的CSP 晶片（用LSI 或IC）和專用積體電路晶片（ASIC）在高密度多層互聯基板上用表面安裝技術（SMT）組 裝成為多種多樣電子元件、子系統或系統。由這種想法產生出多晶片元件MCM（Multi Chip Model）。

它將對現代化的計算機、自動化、通訊業等領域產生重大影響。M CM 的特點有：

（1）封裝延遲時間縮小，易於實現元件高速化；

（2）縮小整機/元件封裝尺寸和重量，一般體積減小1 /4，重量減輕1 /3；

（3）可靠性大大提高。

隨著LSI 設計技術和工藝的進步及深亞微米技術和微細化縮小晶片尺寸等技術的使用，人們產生 了將多個LSI 晶片組裝在一個精密多層佈線的外殼內形成MCM 產品的想法。進一步又產生另一種想法： 把多種晶片的電路整合在一個大圓片上，從而又導致了封裝由單個小晶片級轉向矽圓片級（w a f erlevel）封裝的變革，由此引出系統級晶片S O C （S y s t e m O n C h i p）和電腦級晶片P C O C （P C O n C h i p）。

相信隨著CPU 和其他ULSI 電路的不斷進步，積體電路的封裝形式也將有相應的發展，而封裝形式的進步又將反過來促成晶片技術向前發展。